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教師資料查詢 | 教師：楊維斌

# 學年期 類別 標題
396 100-1 期刊論文 A synthesizable pseudo fractional-N clock generator with improved duty cycle output
397 102-2 教學計畫表 電機系電通一：基礎電機實驗 TETBB1E1562 2C
398 102-2 教學計畫表 電機系電資三：類比積體電路導論 TETAB3E2994 0A
399 102-2 教學計畫表 電機一博士班：超大型積體電路設計 TETXD1E1185 0A
400 102-2 教學計畫表 電機系電資四：特殊應用積體電路設計 TETAB4E2965 0A
401 102-2 教學計畫表 電機系電資二：電子學 TETAB2E0961 1A
402 91-2 期刊論文 Circuit analysis and design of low-power CMOS tapered buffer
403 97-2 期刊論文 High-Speed and Ultra-Low-Voltage Divide-by-4/5 Counter for Frequency Synthesizer
404 98-2 期刊論文 A Pseudo Fractional-N Clock Generator with 50% Duty Cycle Output
405 99-1 期刊論文 The High-Performance and Low-Power CMOS Output Driver Design
406 99-1 期刊論文 A 0.5 V 320 MHz 8 bit×8 bit pipelined multiplier in 130 nm CMOS process
407 102-1 論文指導 電機一通訊組 林鈺堯
408 102-1 研發處: 研究計畫 (國科會) 新型超低輸入電壓與高電流效率之全數位式低壓降線性穩壓電路研製
409 102-1 教學計畫表 電機系電資四：電工實驗 TETAB4E0692 0A
410 102-1 教學計畫表 電機一機器人：數位ＩＣ設計 TETEM1E2865 0A
411 102-1 教學計畫表 電機系電資三：電子學 TETAB3E0961 2A
412 102-1 教學計畫表 電機系電資三：超大型積體電路概論 TETAB3E0836 0A
413 101-1 研究獎勵 A 0.5V 320MHz 8 bit x 8 bit pipelined multiplier in 130nm CMOS process
414 101-1 研究獎勵 High Efficiency Concurrent Embedded Block Coding Architecture for JPEG 2000
415 101-2 會議論文 A GHz Full-Division-Range Programmable Divider with Output Duty-Cycle Improved
416 101-2 教學計畫表 電機系電通一：基礎電機實驗 TETBB1E1562 2C
417 101-2 教學計畫表 電機一博士班：超大型積體電路設計 TETXD1E1185 0A
418 101-2 教學計畫表 電機系電資四：特殊應用積體電路設計 TETAB4E2965 0A
419 101-2 教學計畫表 電機系電資二：電子學 TETAB2E0961 1A
420 100-1 研究獎勵 A Pseudo Fractional-N Clock Generator with 50% Duty Cycle Output
391 103-1 教學計畫表 電機系電資三：電子學 TETAB3E0961 2A
392 103-1 教學計畫表 電機系電資三：超大型積體電路概論 TETAB3E0836 0A
393 102-2 會議論文 Analysis and Design Considerations of Static CMOS Logics under Process, Voltage and Temperature Variation in 90nm Process
394 92-1 期刊論文 A Dual-Slope Phase Frequency Detector and Charge Pump Architecture to Achieve Fast Locking of Phase-Locked Loop
395 102-2 教學計畫表 電機系電資二：系專業客製化課程－電子學 TETAB2Z0019 1A