A Synthesizable Pseudo Fractional-N Clock Generator with Improved Duty Cycle Output
學年 102
學期 1
申請日期 2013-08-01
得獎人員 楊維斌 WEB-BIN YANG
得獎論文名稱 A Synthesizable Pseudo Fractional-N Clock Generator with Improved Duty Cycle Output
得獎等級 0
所屬類別 0
出版者 Microelectronics Journal
研究獎勵類別 5
備註
發表日期 2011-01-01
SDGS 優質教育,產業創新與基礎設施