| The new improved pseudo fractional-N clock generator with 50% duty cycle | |
|---|---|
| 學年 | 94 |
| 學期 | 2 |
| 發表日期 | 2006-05-21 |
| 作品名稱 | The new improved pseudo fractional-N clock generator with 50% duty cycle |
| 作品名稱（其他語言） | |
| 著者 | Kuo, Shu-chang; Hung, Tzu-chien; Yang, Wei-bin |
| 作品所屬單位 | 淡江大學電機工程學系 |
| 出版者 | |
| 會議名稱 | 2006 IEEE International Symposium on Circuits and Systems (ISCAS 2006) |
| 會議地點 | Island of Kos, Greece |
| 摘要 | Because SOC (system-on-a-chip) needs multiple clocks and mostly with 50% duty cycle in same chip. We use multiphase outputs of voltage-controlled oscillator (VCO) in a phase-locked loop (PLL) to generate the needed frequencies with 50% duty cycle. Further, we propose a design flowchart to solve the problem of pseudo fractional-N clock generator. The circuits are processed in a standard 0.13mum CMOS technology, and work with a supply voltage of 1.2V |
| 關鍵字 | |
| 語言 | en_US |
| 收錄於 | |
| 會議性質 | 國際 |
| 校內研討會地點 | |
| 研討會時間 | 20060521~20060524 |
| 通訊作者 | |
| 國別 | GRE |
| 公開徵稿 | Y |
| 出版型式 | 紙本 |
| 出處 | 2006 IEEE International Symposium on Circuits and Systems (ISCAS 2006) |
| 相關連結 |
機構典藏連結 ( http://tkuir.lib.tku.edu.tw:8080/dspace/handle/987654321/70583 ) |
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