The design of a 1.5V, 10-bit, 10msamples/s low power pipelined analog-to-digital converter
學年 88
學期 1
發表日期 2000-01-01
作品名稱 The design of a 1.5V, 10-bit, 10msamples/s low power pipelined analog-to-digital converter
作品名稱（其他語言）
著者 江正雄; Chiang, Jen-shiun; Chiang, Ming-da
作品所屬單位 淡江大學電機工程學系
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出處 ISCAS 2000
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