Memory-Efficient VLSI Architecture for 2-D Integer Lifting-Based DWT Using Interlanced Read Scan Algorithm
學年 97
學期 1
申請日期 2008-08-01
得獎人員 江正雄 Chiang Jen-shiun
得獎論文名稱 Memory-Efficient VLSI Architecture for 2-D Integer Lifting-Based DWT Using Interlanced Read Scan Algorithm
得獎等級 0
所屬類別 0
出版者
研究獎勵類別 2
備註
發表日期 1900-01-01