A Novel Clock Gating Scheme of Scan Chains for Capture Power Reduction
學年 97
學期 2
發表日期 2009-07-15
作品名稱 A Novel Clock Gating Scheme of Scan Chains for Capture Power Reduction
作品名稱（其他語言）
著者 饒建奇
作品所屬單位 淡江大學電機工程學系
出版者
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會議性質 國內
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研討會時間
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國別
公開徵稿
出版型式
出處 Proc. of VLSI Test Technology Workshop (VTTW), 南投埔里
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機構典藏連結 ( http://tkuir.lib.tku.edu.tw:8080/dspace/handle/987654321/70270 )

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