針對低功耗系統晶片考量之測試樣本壓縮技術之探討
學年 98
學期 1
出版（發表）日期 2010-01-01
作品名稱 針對低功耗系統晶片考量之測試樣本壓縮技術之探討
作品名稱（其他語言） Development of Low-Power Aware Test Pattern Compression Techniques for SoCs Testing
著者 饒建奇
單位 淡江大學電機工程學系
描述 計畫編號：NSC99-2221-E032-071
委託單位 行政院國家科學委員會
摘要 全掃描測試屬於掃描測試的其中一種，其策略是將所有的儲存元件轉換為掃描細胞，並且將它們 連接在一起以形成一個或多個移位暫存器。在全掃描測試下，其運作模式有兩種，分別為移動模式與 捕捉模式。在移動模式中，測試向量可以透過移位暫存器以序列的方式進入待測電路(Circuit Under Test, CUT)。在捕捉模式中，測試結果將會被捕捉到每一個掃描細胞的輸出端，並在下一個移動週期被平移 出去。透過以上的方法，電路的測試時間不但可以縮短，其可控制性也可以改善。 在移動過程中，熱與熱點(hotspot)通常是最主要的問題，對於非法峰值功率(peak power violation) 而言，其為一種由於待測電路中瞬間有過多的切換動作所產生的現象。大量的切換動作會產生電源電 壓降，進而導致電路故障與測試良率損失。雖然非法峰值功率都有機會發生在移動模式或捕捉模式， 但對於捕捉模式卻是一個必要性的問題。先前有許多的研究都是著重在降低移動功率，只有少部分的 研究有考慮到捕捉功率。在捕捉週期時，所有的掃描細胞都必須啟動，此為為何在捕捉時難以避免非 法峰值功率的主要原因。由於之前有關低功率的電路設計都著重於在移動模式之下，捕捉模式下的功 耗考慮卻是寥寥可數，故在我們的計畫當中，首先針對有關低功率電路設計在捕捉模式下的資料收集 與分析，收集現有且少數的資訊，並且不斷的更新我們的電路架構概念，並且也同時的考慮架構之實 現可能性。藉由所提出低功率電路架構，試著尋找出一套新式的演算法，並且搭配時脈閘技術(clock gating technique)來防止內部電路產生不必要的切換動作。這些掃描元件都被畫分為若干個掃描組別 (scan group)，對於每一個測試向量而言，在單一的捕捉週期下，只有一部分的掃描組別可以被驅動來 儲存測試結果，並且不會對測試涵蓋率有任何損失。 為了能夠完整地測試所設計的電路，我們必須事先產生測試時所需要的測試資料，並且將這些測 試樣本儲存在自動測試機台的記憶體中。可想而知的是，隨著積體電路越來越複雜，測試資料量是非 常龐大的，而自動測試機台的記憶體容量與通道頻寬是有限的。如此一來要將龐大的資料量從自動測 試機台的記憶體中透過有限頻寬的通道傳送到待測電路中是有困難的。針對這個問題，測試資料的壓 縮技巧是一個常用的解決方法。這主要的效益不僅能夠減少資料量，更能夠同時達到縮短測試應用時 間的效果。到目前為止，已經有許多降低測試資料量的方法被提出，在過去的文獻中。而降低測試時 所產生的熱消耗問題也被廣泛地討論。不過，同時考慮到降低測試資料量，並且達到低功率消耗的相 關研究並不是那麼多。在本計畫中，我們將設計一個極有效率的測試架構，其包含了測試資料壓縮與 解壓縮的結構，以達到降低測試資料量的效果，並且試著找尋一個完整且低功率消耗的壓縮技術。 以下為本計畫之預期規劃： (1) 電路架構的整合以及廣泛探討 (2) 時脈閘控技術分析 (3) 提出時脈閘控制器架構並證明本架講之可行性 (4) 演算法的分析與設計並證明本演算法之可行性
關鍵字
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