關鍵字查詢 | 類別:研究獎勵 | 得獎人員 | 關鍵字:楊維斌 WEB-BIN YANG

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序號 學年期 教師動態
1 109/1 電機系 楊維斌 副教授 研究獎勵 發佈 A Fast Transient Response and High Current Efficiency Output-Capacitorless Low Dropout Regulator for Low-Power SoC Applications , [109-1] 得獎人員:楊維斌 WEB-BIN YANG
2 108/1 電機系 楊維斌 副教授 研究獎勵 發佈 All-digital duty-cycle corrector with synchronous and high accuracy output for double date rate synchronous dynamic random-access memory application , [108-1] 得獎人員:楊維斌 WEB-BIN YANG
3 108/1 電機系 楊維斌 副教授 研究獎勵 發佈 A Selectable Discrete-Voltage Output and Fast-Settling Low-Dropout Regulator Using Half Digitally-Assistant Voltage Accelerator , [108-1] 得獎人員:楊維斌 WEB-BIN YANG
4 108/1 電機系 楊維斌 副教授 研究獎勵 發佈 Design of Fast-Locked Digitally Controlled Low-Dropout Regulator for Ultra-low Voltage Input , [108-1] 得獎人員:楊維斌 WEB-BIN YANG
5 108/1 電機系 楊維斌 副教授 研究獎勵 發佈 A Fast-Lock and Low-Power DLL-Based Clock Generator Applied for DDR4 , [108-1] 得獎人員:楊維斌 WEB-BIN YANG
6 107/1 電機系 楊維斌 副教授 研究獎勵 發佈 Wide‑range CMOS reference clock generator with a dynamic duty cycle scaling mechanism at a 0.9‑V supply voltage , [107-1] 得獎人員:楊維斌 WEB-BIN YANG
7 106/1 電機系 楊維斌 副教授 研究獎勵 發佈 A 25 MHz crystal less clock generator with background calibration against process and temperature variation , [106-1] 得獎人員:楊維斌 WEB-BIN YANG
8 105/1 電機系 楊維斌 副教授 研究獎勵 發佈 A High-Resolution All-Digital Temperature Sensor with Process Variation Compensation , [105-1] 得獎人員:楊維斌 WEB-BIN YANG
9 104/1 電機系 楊維斌 副教授 研究獎勵 發佈 A new phase interpolator circuit for frequency multiplication design in embedded system , [104-1] 得獎人員:楊維斌 WEB-BIN YANG
10 103/1 電機系 楊維斌 副教授 研究獎勵 發佈 A multiple frequency clock generator using wide operation frequency range phase interpolator , [103-1] 得獎人員:楊維斌 WEB-BIN YANG
11 102/1 電機系 楊維斌 副教授 研究獎勵 發佈 A Synthesizable Pseudo Fractional-N Clock Generator with Improved Duty Cycle Output , [102-1] 得獎人員:楊維斌 WEB-BIN YANG
12 101/1 電機系 楊維斌 副教授 研究獎勵 發佈 A 0.5V 320MHz 8 bit x 8 bit pipelined multiplier in 130nm CMOS process , [101-1] 得獎人員:楊維斌 WEB-BIN YANG
13 101/1 電機系 楊維斌 副教授 研究獎勵 發佈 High Efficiency Concurrent Embedded Block Coding Architecture for JPEG 2000 , [101-1] 得獎人員:楊維斌 WEB-BIN YANG
14 100/1 電機系 楊維斌 副教授 研究獎勵 發佈 A Pseudo Fractional-N Clock Generator with 50% Duty Cycle Output , [100-1] 得獎人員:楊維斌 WEB-BIN YANG
15 98/1 電機系 楊維斌 副教授 研究獎勵 發佈 Designing an UltraLow-Voltage Phase-Locked Loop Using a Bulk-Driven Technique , [98-1] 得獎人員:楊維斌 Web-bin Yang
16 99/1 電機系 楊維斌 副教授 研究獎勵 發佈 High-Speed and Ultra-Low-Voltage Divide-by-4/5 Counter for Frequency Synthesizer , [99-1] 得獎人員:楊維斌 Web-bin Yang
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