關鍵字查詢 | 類別:會議論文 | | 關鍵字:測試壓縮運用單輸入通道和多個擴展比

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1 108/1 電機系 饒建奇 副教授 會議論文 發佈 測試壓縮運用單輸入通道和多個擴展比 , [108-1] :測試壓縮運用單輸入通道和多個擴展比會議論文測試壓縮運用單輸入通道和多個擴展比陳冠彣; 饒建奇片上系統;多重擴展比;單測試輸入;system-on-a-chip;multiple expansion ratio;single input在現今的片上系統(SOC)設計中,由於現代積體電路(IC)複雜性的迅速增長,伴隨而來的是大量的測試資料以及測試時間的增加,由於測試通道容量的不足以及自動測試設備( Automatic Test Equipment, ATE)的記憶體限制。因此掃描測試數據壓縮顯得特別重要。 本文展示了單輸入通道多掃描鏈擴展比如何有助於在片上系統中獲得高測試數據壓縮,單輸入通道利用一連串的D-flip flop(DFF)將測試資料擴展到各個掃描鏈,這可以減少面積開銷以及能有效且大量的減少測試資料的使用,而多重掃描鏈擴展比能提高整體測試壓縮比以及縮短測試應用時間,首先掃描鏈在高擴展比底下呈現數量較多且長度較短的狀態,接著透過掃描鏈相互連接來降低擴展比以測得在高擴展比底下不能偵測到的錯誤。並且在連接過程中考慮掃描鏈的長度,以減少測試應用時間。zh_TW國內無20191108~20191109否TWN中華民國第二十七屆模糊理論及其應用研討會新北市,台灣
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