會議論文
| 學年 | 113 |
|---|---|
| 學期 | 1 |
| 發表日期 | 2024-10-25 |
| 作品名稱 | A 5 Gb/s Receiver with Decision Feedback Equalizer and Baud-Rate Clock and Data Recovery Circuit for 8K Displays in 90 nm CMOS Process |
| 作品名稱（其他語言） | |
| 著者 | Wei-Ting Lin; Hung-Yen Lin; Horng-Yuan Shih |
| 作品所屬單位 | |
| 出版者 | |
| 會議名稱 | IET International Conference on Engineering Technologies and Applications (IET-ICETA) |
| 會議地點 | Taipei, Taiwan |
| 摘要 | |
| 關鍵字 | |
| 語言 | zh_TW |
| 收錄於 | |
| 會議性質 | 國際 |
| 校內研討會地點 | 無 |
| 研討會時間 | 20241025~20241027 |
| 通訊作者 | |
| 國別 | TWN |
| 公開徵稿 | |
| 出版型式 | |
| 出處 | |
| 相關連結 |
機構典藏連結 ( http://tkuir.lib.tku.edu.tw:8080/dspace/handle/987654321/126528 ) |