會議論文
| 學年 | 83 |
|---|---|
| 學期 | 1 |
| 發表日期 | 1994-10-02 |
| 作品名稱 | A test clock reduction method for scan-designed circuits |
| 作品名稱（其他語言） | |
| 著者 | 張昭憲; Chang, Jau-shien; 林呈祥; Lin, Chen-shang |
| 作品所屬單位 | 淡江大學資訊管理學系 |
| 出版者 | IEEE |
| 會議名稱 | |
| 會議地點 | |
| 摘要 | |
| 關鍵字 | |
| 語言 | en |
| 收錄於 | |
| 會議性質 | |
| 校內研討會地點 | |
| 研討會時間 | |
| 通訊作者 | |
| 國別 | |
| 公開徵稿 | |
| 出版型式 | |
| 出處 | Proceedings of 1994 international test conference, pp.331-339 |
| 相關連結 |
機構典藏連結 ( http://tkuir.lib.tku.edu.tw:8080/dspace/handle/987654321/23141 ) |