關鍵字查詢 | 類別:期刊論文 | 著者 | 關鍵字:Jiann-Chyi

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序號 學年期 教師動態
1 99/1 電機系 吳柏翰 助理教授 期刊論文 發佈 Optimal Test Access Mechanism (TAM) for Reducing Test Application Time of Core-Based SOCs , [99-1] 著者:Rau, Jiann-Chyi; Wu, Po-han; Huang, Wnag-Tiao; Chien, Chih-Lung; Chen, Chien-Shiun
2 96/2 電機系 吳柏翰 助理教授 期刊論文 發佈 A Novel Reseeding Mechanism for Improving Pseudo-Random Testing of VLSI Circuits , [96-2] 著者:Rau, Jiann-chyi; Wu, Po-han; Ho, Ying-fu
3 96/2 電機系 吳柏翰 助理教授 期刊論文 發佈 An Efficient Scheduling Algorithm Based On Multi-frequency TAM for SOC Testing , [96-2] 著者:Rau, Jiann-chyi; Wu, Po-han; Ma, Jia-shing
4 99/2 電機系 吳柏翰 助理教授 期刊論文 發佈 Power-aware compression scheme for multiple scan-chain , [99-2] 著者:Rau, Jiann-Chyi; Wu, Po-Han
5 99/1 電機系 吳柏翰 助理教授 期刊論文 發佈 Power-aware multi-chains encoding scheme for system-on-a-chip in low-cost environment , [99-1] 著者:Rau, Jiann-Chyi; Wu, Po-Han
6 99/2 電機系 吳柏翰 助理教授 期刊論文 發佈 An Efficient Algorithm to Selectively Gate Scan Cells for Capture Power Reduction , [99-2] 著者:Rau, Jiann-Chyi; Wu, Chung-Lin; Wu, Po-Han
7 100/2 電機系 饒建奇 副教授 期刊論文 發佈 Test Slice Difference Technique for Low-Transition Test Data Compression , [100-2] 著者:Rau, Jiann-Chyi; Wu, Po-Han; Li, Wei-Lin
8 101/1 電機系 饒建奇 副教授 期刊論文 發佈 Thermal-Aware Test Schedule and TAM Co-Optimization for Three-Dimensional IC , [101-1] 著者:Shih, Chi-Jih; Hsu, Chih-Yao; Kuo, Chun-Yi; Li, James; Rau, Jiann-Chyi; Krishnendu Chakrabarty
9 99/2 電機系 饒建奇 副教授 期刊論文 發佈 Power-aware compression scheme for multiple scan-chain , [99-2] 著者:Rau, Jiann-Chyi; Wu, Po-Han
10 99/1 電機系 饒建奇 副教授 期刊論文 發佈 Power-aware multi-chains encoding scheme for system-on-a-chip in low-cost environment , [99-1] 著者:Rau, Jiann-Chyi; Wu, Po-Han
11 99/2 電機系 饒建奇 副教授 期刊論文 發佈 An Efficient Algorithm to Selectively Gate Scan Cells for Capture Power Reduction , [99-2] 著者:Rau, Jiann-Chyi; Wu, Chung-Lin; Wu, Po-Han
12 97/1 電機系 饒建奇 副教授 期刊論文 發佈 The Efficient TAM Design for Core-Based SOCs Testing , [97-1] 著者:Rau, Jiann-chyi; Wu, Po-han; Chien, Chih-lung; Wu, Chien-hsu
13 96/2 電機系 饒建奇 副教授 期刊論文 發佈 An Efficient Scheduling Algorithm Based On Multi-frequency TAM for SOC Testing , [96-2] 著者:Rau, Jiann-chyi; Wu, Po-han; Ma, Jia-shing
14 92/2 電機系 饒建奇 副教授 期刊論文 發佈 以Layout為基礎的高效率多重掃描鍊最佳化 , [92-2] 著者:饒建奇; Rau, Jiann-chyi
15 89/1 電機系 饒建奇 副教授 期刊論文 發佈 A timing driven pseudo exhaustive testing for VLSI circuits , [89-1] 著者:Chang, Shih-chieh; 饒建奇; Rau, Jiann-chyi
16 89/1 電機系 饒建奇 副教授 期刊論文 發佈 Tree-Structured LFSR synthesis scheme for pseudo-exhaustive testing of VLSI circuits , [89-1] 著者:Rau, Jiann-chyi; Jone, W.B.; Chang, S.C.; Wu, Y.L.
17 92/2 電機系 饒建奇 副教授 期刊論文 發佈 Built-In Reseeding With Modifying Technique For Bist , [92-2] 著者:Rau, Jiann-chyi; Yang, Ta-wei; Ho, Ying-fu
18 92/2 電機系 饒建奇 副教授 期刊論文 發佈 An Efficient Multi-Scan-Chain Optimization Using Physical Layout Information , [92-2] 著者:Rau, Jiann-chyi; Lin, Ching-hsiu; Chang, Jun-yi
19 92/2 電機系 饒建奇 副教授 期刊論文 發佈 The optimal testrail architecture for core-based soc testing , [92-2] 著者:Rau, Jiann-chyi; Huang, Wang-tiao; Chien, Chih-lung
20 97/1 電機系 饒建奇 副教授 期刊論文 發佈 The Star-Routing Algorithm Based on Manhattan-Diagonal Model for Three Layers Channel Routing , [97-1] 著者:Rau, Jiann-chyi; Wu, Po-han; Liu, Chia-jung; Lin, Yi-chen
21 96/2 電機系 饒建奇 副教授 期刊論文 發佈 A Novel Reseeding Mechanism for Improving Pseudo-Random Testing of VLSI Circuits , [96-2] 著者:Rau, Jiann-chyi; Wu, Po-han; Ho, Ying-fu
22 99/1 電機系 饒建奇 副教授 期刊論文 發佈 Optimal Test Access Mechanism (TAM) for Reducing Test Application Time of Core-Based SOCs , [99-1] 著者:Rau, Jiann-Chyi; Wu, Po-han; Huang, Wnag-Tiao; Chien, Chih-Lung; Chen, Chien-Shiun
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