A Selectable Discrete-Voltage Output and Fast-Settling Low-Dropout Regulator Using Half Digitally-Assistant Voltage Accelerator
學年 108
學期 1
申請日期 2019-08-01
得獎人員 楊維斌 WEB-BIN YANG
得獎論文名稱 A Selectable Discrete-Voltage Output and Fast-Settling Low-Dropout Regulator Using Half Digitally-Assistant Voltage Accelerator
得獎等級 0
所屬類別 0
出版者 Journal of Signal Processing Systems 89(2), p.347-362
研究獎勵類別 5
備註
發表日期 2017-01-01
SDGS 優質教育,產業創新與基礎設施